Аналитический обзор шифраторов для параллельных ацп

2.3 Моделирование трехразрядных шифраторов

Для моделирования схем шифраторов использовалась программа Micro-Cap, которая позволяет проводить анализ устройств и систем на транзисторном и компонентном уровнях. Эта программа имеет иерархический редактор схем и различные опции в меню, позволяющие проводить моделирование устройств во временной или частотной области, по переменному или постоянному току. С ее помощью можно быстро и легко редактировать схемы и повторно проводить их моделирование при различных условиях. Благодаря наглядному графическому представлению результатов и возможности многократного повторения анализа при различных условиях, можно детально исследовать особенности работы моделируемой схемы.

Для моделирования были использованы параметры стандартного МОП-транзистора по технологии 180нм в формате BSIM3v3, соответствующие топологическим стандартам отечественных микроэлектронных фабрик.
Трехразрядные шифраторы служат для преобразования входного 7- разрядного термометрического кода в трехразрядный выходной двоичный код. На рисунках 2.11-2.14 представлены базовые элементы схем шифраторов на транзисторном уровне: элемент И (элемент И-НЕ с инвертором), элемент ИЛИ (элемент ИЛИ-НЕ с инвертором), мультиплексор (два проходных КМОП ключа и инвертор), исключающее ИЛИ. На рисунке 2.15 представлена структура полного сумматора [12]. Два элемента исключающее ИЛИ формируют сигнал суммы, а для формирования сигнала переноса дополнительно нужны два элемента И и элемент ИЛИ.



Рис. 2.11. Схема логического элемента И

Рис. 2.12. Схема логического элемента ИЛИ

Рис. 2.13. Схема мультиплексора

Рис. 2.14 – Схема логического элемента исключающее ИЛИ

Рис. 2.15 – Схема полного сумматора

Схема шифратора древовидной структуры показана на рисунке 2.16. В этой схеме учитывается совпадение логических формул для формирования выходных сигналов, поэтому выходной сигнал элемента Х7 используется в двух логических цепях.

Рис. 2.16 – Схема шифратора древовидной структуры

На рисунке 2.17 изображен шифратор, который использует массив элементов памяти. Значения резисторов были выбраны равными 20 кОм на основе результатов моделирования, которые показали, что эти значения обеспечивают минимальную задержку переключения

Рис. 2.17 – Схема шифратора на элементах памяти

На рисунке 2.18 показан шифратор на основе мультиплексоров. Из схемы видно, что входной сигнал i4 напрямую передается на выход bit2. Выход bit1 формируется с помощью мультиплексора, управляемого по сигналу i4, из сигналов i2 и i6. Для формирования младшего разряда bit0 необходимо использовать 3 мультиплексора.

Рис. 2.18 – Схема шифратора на мультиплексорах

На рисунке 2.19 представлен шифратор на полных сумматорах. Для получения младшего разряда выходного кода требуется три сумматора. Сигналы переноса с этих сумматоров подаются на 4-й сумматор, формирующий два старших разряда.

Рис. 2.19. Схема шифратора на полных сумматорах