Laboratoriya ish№25-26-27. Mavzu: Web pack ise paketidagi raqamli mantiqiy qurilmalarni loyixalashtirish Ishning maqsadi

Laboratoriya ish№ 28-29-30.
Mavzu: Vertual Web PACK ISE dasturi yordamida xisoblovchi triggerlar
Ishning maqsadi: FPGA-ga asoslangan trigerlarni ishlab chiqish va tadqiq qilishda amaliy ko'nikmalarga ega bo'lish

Trigger xotirasi uning oldingi holatini hisobga olish qobiliyatini bildiradi.

Xotiraning mavjudligi qurilmaning holatini ikkita qo'shni takt ishida tahlil qilishga majbur qiladi. Bu o'lchovlarda ishlaydigan signallar uchun signal (chiqish) nomiga tegishli o'lchov indeksini qo'shish odatiy holdir. Shunday qilib, "Q^t = 1" yozuvi mantiqiy birlik Q chiqishida t vaqt momentigacha amal qilishini bildiradi va "Q^t + 1 = 0" yozuvi Q chiqishidagi t vaqtidan boshlab, mantiqiy nol harakat qiladi. Aniqki, zanjir holatining o'zgarishi t vaqtida sodir bo'ladi. Q ni triger chiqishi sifatida hisobga olsak, asosiy triger rejimlarini ajratish mumkin.

1. 
   Q^t+1=Q^t-axborotni saqlash rejimi.
   
2. 
   Q^t+1= Q^t-qarama -qarshi holatlarda trigerni almashtirish rejimi.
   
3. 
   Q^t+1=1 trigernini "saqlash" ni "1" ga sozlash.
   
4. 
   Q^t+1=0 - trigerni"saqlash" ni "0" ga sozlash.
   
5. 
   Q^t+1=Х-chiqish holati aniqlanmagan, bu rejim trigerlar uchun taqiqlangan.
   

D
trigerini realizatsiya qilish.

29.1-rasm. Xilinx ISE Design Suite 14.1 muharririning taktli D trigerinig sxemasi


Simulyatorda ish qobiliyatini tekshirish
TestBench -da kirish signallarini aniqlashga misol keltiraylik.
…

COMPONENT D_trigger

PORT( D:IN STD_LOGIC;
C:IN STD_LOGIC
Q:OUT STD_LOGIC);
END COMPONENT;
SIGNAL D:STD_LOGIC;
SIGNAL C:STD_LOGIC;
SIGNAL Q:STD_LOGIC;
constant Clk_period : time := 100 ns;
BEGIN
UUT: D_trigger PORT MAP(
D => D,
C => C,
Q => Q
);
Clk_process :
process
begin
C <= '0';
wait for Clk_period/2;
C<= '1';
wait for Clk_period/2;
end process;
stim_proc: process
begin
D<='0';
wait for 100 ns;
D<='1';
wait for 100 ns;
…
wait;
end process;
END;