«проектирования микропроцессорный системы на основе микропроцессора I 8086»

9.ЦИФРО-АНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ (ЦАП)
ЦАП — это функциональные блоки, предназначенные для преобразования входного цифрового сигнала (двоичных кодовых комбинаций), в эквивалентные значения аналогового сигнала (напряжения или тока).
Суть преобразования цифрового кода в аналоговый сигнал состоит в суммировании аналоговых сигналов, пропорциональных весам разрядов входного цифрового кода и умноженных на коэффициенты, равные нулю или единице в зависимости от значения соответствующего разряда кода (каждый последующий из которых вдвое больше предыдущего). Для получения этих токов используются или транзисторные источники тока, или резистивные матрицы, коммутируемые транзисторными ключами.
Основные недостатки этой схемы определяются необходимостью применения резисторов с большим диапазоном номиналов, например 1R – 1024R для 10-разрядного ЦАП.
В качестве электронных ключей могут использоваться биполярные или КМОП- транзисторы в ключевом режиме.
Рациональным способом уменьшения количества номиналов резисторов является использование резистивной (лестничной) матрицы R - 2 R. В общем случае микросхема ЦАП (рисунок 7) имеет несколько цифровых входов и один аналоговый вход, а также аналоговый выход.

Рисунок 7.Микросхема ЦАП: OPO– операционный усилитель
На цифровые входы ЦАП подается n-разрядный код D, на аналоговый вход — опорное напряжение Uоп (UREF). Выходным сигналом является напряжение Uвых (UO) или ток Iвых (IO). Для некоторых микросхем Uоп должно иметь строго заданный уровень, для других допускается менять его значение в широких пределах, в том числе и изменять его полярность (положительную на отрицательную и наоборот).
Кроме информационных сигналов, микросхемы ЦАП требуют также подключения одного или двух источников питания и общего провода (они обозначаются как “Ucc”). Обычно цифровые входы ЦАП обеспечивают совместимость со стандартными выходами микросхем ТТЛ.
Если ЦАП имеет токовый выход, то часто ток преобразуется в напряжение с помощью внешнего операционного усилителя (ОУ) и встроенного в ЦАП резистора RОС, один из выводов которого выведен на внешний вывод микросхемы.
10.РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ СХЕМЫ МОДУЛЯ ВВОДА/ВЫВОДА.
Модуль ввода/вывода содержит в себе два порта – параллельный порт ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так же в состав модуля ввода/вывода входят комбинационные логические схемы выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Функциональная схема модуля ввода/вывода представлена на рисунке 8.
Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхемах DD2, DD3. На микросхемах DD7÷DD15, выполнена схема обеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0÷PA7 микросхемы 8255.
Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D (команды/данные) соединен с младшим разрядом адресной шины, с шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса, выполненного на микросхеме DD4. На вход CLK (синхронизация) и RST (сброс) поступают соответствующие сигналы (формируемые тактовым генератором) с шины управления. Сигнал с выхода TxE сигнализирующий о том, что порт передал данные на периферийное устройство и готов принять очередной байт от процессора для передачи, поступает на шину управления как сигнал запроса прерывания IRQ1.

Рисунок. 8. Функциональная схема модуля ввода/вывода.
Дешифратор адреса порта ввода в виде КЛС выполненной на микросхемах DD2 и DD3, обеспечивает формирование логического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:

Таким образом, выбор микросхемы DD5 обеспечивается выполнением следующих условий:
сигнал M/IO равен “0” (выбор устройства ввода/вывода);
все разряды шины адреса, начиная с А3 и по А15 равны “0”;
значения разрядов А1 и А2 не равны между собой.
Из этого следует, что обращение к микросхеме порта ввода возможно в диапазоне адресов 02h÷05h, что соответствует условию задания. Необходимость выделения пору ввода не одного, а четырех адресов, обусловлена тем что микросхема 8255 имеет в своем составе три порта ввода/вывода, адресация к которым производится посредством адресных входов А0, А1 микросхемы, еще один адрес отводится под регистр управляющего слова микросхемы. Таким образом комбинационная логическая схема выполненная на микросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h, являющегося базовым адресом микросхемы 8255, на адрес 02h являющийся базовым адресом порта ввода системы. Таблица преобразования адресов, комбинационной логической схемой выполненной на микросхемах DD1, DD2, DD3, представлена ниже:

11 Заключение
В данной курсовом проекте была осуществлена задача разработки микропроцессорной системы, состоящую из микропроцессора I 8086, ПЗУ, ОЗУ,ЦАП и последовательного порта ввода вывода. Были описаны в аналитическом, структурном и расчетно-графическом виде все необходимые узлы и элементы.

Список литературы
1 Угрюмов Е.П. Цифровая схемотехника. СПб: БХВ-СПб, 2000.
2 Большие интегральные микросхемы запоминающих устройств: справочник. М.: Радио и связь, 1990.
3 Бойко В.И. и др. Схемотехника электронных систем. Аналоговые и импульсные устройства. СПб.: БХВ-Петербург, 2004.
4 Опадчий Ю.Ф. и др. Аналоговая и цифровая электроника. - М.: Радио и связь, 1997.
5. Пухальский Г. И. Проектирование микропроцессорных систем. СПб.: Политехника, 2001.-544.:ил.