Zbekiston respublikasi toshkent shahridagi islom karimov nomidagi toshkent davlat texnika universiteti

Verilog 2001

Verilog-95 kengaytmalari foydalanuvchilarning original Verilog standartida topilgan kamchiliklarni qoplash uchun IEEE ga qaytarildi. Ushbu kengaytmalar Verilog-2001 deb nomlanuvchi IEEE 1364-2001 standartiga aylandi.

Verilog-2001 - Verilog-95-dan sezilarli yangilanish. Birinchidan, u (2 ning to'ldiruvchisi) imzolangan tarmoqlar va o'zgaruvchilar uchun aniq yordamni qo'shadi. Ilgari kod mualliflari noqulay bit-darajali manipulyatsiyalar yordamida imzolangan operatsiyalarni bajarishlari kerak edi (masalan, oddiy 8-bitli qo'shishning bajariladigan biti uning to'g'ri qiymatini aniqlash uchun Boole algebrasining aniq tavsifini talab qiladi). Verilog-2001 ostida bir xil funktsiyani o'rnatilgan operatorlardan biri tomonidan qisqaroq tasvirlash mumkin: +, -, /, *, >>>. Yaratish-oxirgi yaratish konstruksiyasi (VHDL-ning yaratish-yakunlashiga o'xshash) Verilog-2001-ga oddiy qaror operatorlari (case-if-else) orqali misol va bayonotni yaratishni boshqarish imkonini beradi. Generat-endgenerate-dan foydalanib, Verilog-2001 alohida misollarning ulanishini nazorat qilish bilan bir qator misollarni yaratishi mumkin. 

Verilog 2005 SystemVerilog bilan adashtirmaslik kerak , Verilog 2005 ( IEEE Standard 1364-2005) kichik tuzatishlar, aniq tushuntirishlar va bir nechta yangi til xususiyatlaridan (masalan, uwire kalit so'zi) iborat. Verilog standartining alohida qismi Verilog-AMS analog va aralash signallarni modellashtirishni an'anaviy Verilog bilan birlashtirishga harakat qiladi. SystemVerilog OpenVera va Verisity'ning elektron tili kabi apparat tekshirish tillarining paydo bo'lishi Co-Design Automation Inc ( Synopsys tomonidan sotib olingan) tomonidan Superlogning rivojlanishini rag'batlantirdi . Superlog va Vera asoslari Accellera kompaniyasiga topshirildi , keyinchalik u IEEE standarti P1800-2005: SystemVerilogga aylandi. SystemVerilog - bu Verilog-2005 ning yuqori to'plami bo'lib, dizaynni tekshirish va dizaynni modellashtirishga yordam beradigan ko'plab yangi xususiyatlar va imkoniyatlarga ega. 2009 yildan boshlab SystemVerilog va Verilog til standartlari SystemVerilog 2009 (IEEE Standard 1800-2009) bilan birlashtirildi. Joriy versiya IEEE standarti 1800-2017.