Bajardi: Otaqulov Sherzod

Faqat simulyatsiya konstruksiyalari
VHDL ning katta qismini apparatga tarjima qilib bo'lmaydi. Ushbu kichik to'plam VHDL ning sintez qilinmaydigan yoki faqat simulyatsiya uchun mo'ljallangan kichik to'plami sifatida tanilgan va faqat prototiplash, simulyatsiya va disk raskadrovka uchun ishlatilishi mumkin. Masalan, quyidagi kod 50 MGts chastotali soatni yaratadi. U, masalan, simulyatsiya paytida dizayndagi soat kiritishini boshqarish uchun ishlatilishi mumkin. Biroq, bu faqat simulyatsiya konstruktsiyasi va uni apparatda amalga oshirib bo'lmaydi. Haqiqiy apparatda soat tashqi tomondan ishlab chiqariladi; u foydalanuvchi mantig'i yoki maxsus uskuna yordamida ichki darajada kichraytirilishi mumkin.

XULOSA:
VHDL loyihasi ko'p maqsadli hisoblanadi. Bir marta yaratilgan hisob-kitob bloki boshqa ko'plab loyihalarda ishlatilishi mumkin. Shu bilan birga, blokning ko'pgina formatsion va funktsional parametrlarini sozlash mumkin (sig'im parametrlari, xotira hajmi, element bazasi, blok tarkibi va o'zaro bog'liqlik tuzilishi).
VHDL loyihasi portativ hisoblanadi. Bitta element bazasi uchun yaratilgan hisoblash qurilmasi loyihasi boshqa elementlar bazasiga, masalan , turli texnologiyalar bilan VLSIga ko'chirilishi mumkin.
VHDL ning original Verilogga nisbatan katta afzalligi shundaki, VHDL to'liq turdagi tizimga ega . Dizaynerlar ko'proq tuzilgan kodni yozish uchun tip tizimidan foydalanishlari mumkin (ayniqsa, yozuv turlarini e'lon qilish orqali).

FOYDALANILGAN ADABIYOTLAR:

https://en-m-wikipedia-org.translate.goog/wiki/VHDL?_x_tr_sl=en&_x_tr_tl=uz&_x_tr_hl=en-US&_x_tr_pto=wapp#Advantages