Guruhi talabasi Abdulhamidov Abduqodir Laboratoriya ish№25. Mavzu: Doimiy xotira mikrosxemalari

VHDL tilida D trigerni tavsifi
VHDL sinxronlashning old yoki orqa frontdagi atributlardan foydalanadigan jarayon bilan birgalikda trigger davrlarini tavsiflash uchun wait va if ifodalarini ishlatadi.
Quyida oldingi triggerlanish tavsiflarini yaratish misollari keltirilgan:
(clk'event and clk='1') - old frontda triger xususiyati
(clk'event and clk='0') – orqa frontda triger atributi
rising_edge(clock) – old frontdagi chaqiriq funksiyasi
falling_edge(clock) - orqa frontdagi chaqiriq funksiyasi
29.2-rasmda sinxron (takt) trigerlarda sodir bo'ladigan jarayonlar ko'rsatilgan.

29.2-rasm. Sinxronizatsiya signalining darajasi yoki qirrasi (kesilishi) bilan aniqlangan an'anaviy grafik belgilarda sinxronizatsiya signallarining ishlatilgan belgilari.
Biz old frontda joylashgan D-trigerni ishlashi uchun kerakli kodni yozamiz:

library IEEE;

Biz std_logic_1164

use IEEE.STD_LOGIC_1164.ALL; entity D_trigger_VHDL is Port ( D : in STD_LOGIC; C : in STD_LOGIC; Q : out STD_LOGIC); end D_trigger_VHDL; architecture Behavioral of D_trigger_VHDL is begin process (C) begin if (C'event and C = '1') then Q<= D; end if; end process; end Behavioral;

paketining barcha deklaratsiyalarini bog'laymiz, IEEE kutubxonasiga kiritilgan Ob'ekt almashadigan signallarni aniqlang kirish portlari chiqish - chiqish portlari Arxitektura organi <= Signaliga qiymat berish Jarayon operatorining tanasiga ketma -ket yozing operatorlar, simulyatsiya qilishda, boshlang'ich ro'yxatida ko'rsatilgan signallardan birini o'zgartirgandan so'ng, undagi algoritm ketma -ket bajariladi.