Ishning umumiy xususiyatlari Mavzuning dolzarbligi

Uchinchi bobda arxitektura darajasida raqamli qurilmalarda quvvat sarfini kamaytirish usullari taklif etiladi.
Kerakli RAM statik xotirasi miqdorini minimallashtirish orqali raqamli tizimlarda-on-a-chipda quvvat sarfini kamaytirish usuli ishlab chiqildi.
Usulning birinchi bosqichida amalga oshirilayotgan algoritm tahlil qilinadi va oraliq ma'lumotlarni saqlash uchun looplar va konteynerlar aniqlanadi.
Ikkinchi bosqichda sahnalash idishlarini kerakli nuqtada hisoblovchi va kerakli nuqtada hosil qiluvchi sxemalar bilan almashtirish imkoniyatlari aniqlanadi. Aksariyat hollarda, buni amalga oshirish tavsiya etiladi, chunki katta miqdordagi xotiraga kirish uchun energiya sarfi zarur (olingan oraliq) ma'lumotlarni hisoblashdan yuqori.
Usulning oxirgi bosqichida sikllarning tanasi apparat shaklida shakllanadi va ularning iteratsiyasi dasturiy ta'minotda boshqariladi.
Masalliq sifatida va ishlab chiqilgan usulning samaradorligini tahlil qilish maqsadida turbodekodlash algoritmini amalga oshiruvchi asinxron tizimning kuch sarfini minimallashtirish ko'rsatilgan. Turbo dekodlash jarayonining quvvat sarfi kiyiladigan portativ aloqa qurilmalarini ishlab chiqishda eng muhim omillardan biri bo'lib, masalan, W-CDMA (3GPP), CDMA2000 (3GPP2), UMTS/3G tarmoqlari, B3G/4G, DVB-RCS, IEEE 802.16/WiMAX, IEEE 802.11n kabi mashhur ma'lumotlarni uzatish standartlaridan biriga muvofiq.
Ketma-ket turbodekoderning asinxron arxitekturasi (maksimal a posteriori ehtimollik algoritmi - MAP) taklif etiladi, bu esa axborot signallarini iterativ dekodlash paytida sarflanadigan quvvat darajasini sezilarli darajada kamaytirishi mumkin (7-rasm). Quvvat sarfini kamaytirish – kerakli RAM statik xotirasi bloklari sonining qisqarishi va asinxron rayonlashtirishdan foydalanish bilan bog'liq. Bu global soat signallarini "bekor qiladi".
Dastlabki tadqiqotlar shuni ko'rsatdiki, SISO dekoderining parallel amalga oshirilishida umumiy quvvat sarfining 70% dan ortig'i davlat metrikasi xotirasi, 20% priori axborotning xotirasi, qolgan qismi (10% ga yaqini) metrik hisoblash birliklari bo'yicha sarflanadi. Xuddi shu tadqiqotlarga ko'ra, xotira bloklarining umumiy maydoni SISO dekoderida taxminan 80% ni tashkil etadi. Bu esa past kuchlanishli dekoder arxitekturalarini ishlab chiqishda, birinchi navbatda, xotira bloklari sonini va ularga kirish sonini kamaytirish tavsiya etiladi, degan da'voni tasdiqlaydi.
ariq. 7. Ishlab chiqilgan past kuchlanishli turbo dekoder arxitekturasi
Dekoder shu kabi apparat resurslarini imkon qadar birlashtiradi, xususan: SISO (Soft In Soft Output) dekoderlari, oraliq va deinmediary. Bitta (birlashgan) SISO dekoderi bilan kodlash turli xil usullar bilan amalga oshirilishi mumkin bo'lsa-da, ijrodagi ba'zi bir kompromislar tufayli xotira resurslarini va unga kirish sonini optimallashtirish taklif etiladi.
Dekoderning parametrli va o'lchovli arxitekturasining quvvat sarfi metrik hisoblash modullarining o'lchami, ma'lumotlarning bit chuqurligi, paketdagi belgilar soni, kodlash darajasi, kod chegarasi, iteratsiyalar sonini hisobga oladigan model yordamida tahlil qilindi.
Asbob-uskunalar resurslarini (RAM hajmini) minimallashtirish orqali energiya samaradorligini oshirish bo'yicha taklif etilayotgan usulning samaradorligi turli tizimlardagi mavjud arxitekturalar bilan loyihalash natijalarini qiyosiy tahlil qilish bilan isbotlanadi. Xususan, MAP algoritmi yordamida konvolutsion turbokod dekoderining energiya samaradorligini taqqoslash ko'rsatilgan. Analoglarga qaraganda energiya isteʼmoli va maydonining 2 barobar kamayishiga erishildi. Biroq, energiya iste'moli uchun ushbu parametrlarga erishish uchun ishlash mezoniga putur yetish kerak.
Strukturali aloqa tizimlarini rivojlantirish va IP-yadrolarni qayta ishlatish yo'lidagi birinchi qadamlar tizimdagi chipning bir qismi bo'lgan tarmoq-on-chipni (Chip - NoC tarmog'i) ishlab chiqish bo'ldi.
NoC ni muayyan dasturda qo'llash uchun vazifa grafigi (TO) ning har bir verteksining arxitekturadagi komponenta resursi bilan aloqasini aniqlash, shuningdek, asosiy komponent resurslarini boshqarish vositalaridan foydalangan holda har bir IP-yadroni belgilangan vazifalar to'plami uchun sozlash kerak. Shu munosabat bilan CD va komponent resurslarining vertikalari orasidagi munosabatni aniqlash uchun ko'p vazifali tarmoq grafigini qoplash muammosini yechish zarur.
Ko'p vazifali tarmoq grafigini qoplash va kristall maydonga turli o'lchamdagi IP bloklarini joylashtirish usuli ishlab chiqilgan. Ko'p vazifali grafikning vertiklari NoC tuguni bilan xaritalangan bo'lib, har bir vazifa (bitta vazifa grafigi) eng qisqa vaqt ichida, lekin belgilangan vaqtdan uzoq bo'lmagan vaqtda bajarilishi shart. IP bloklari orasidagi ulanishlarning umumiy uzunligi minimallashtiriladi.
Taklif etilayotgan usul AMBA, WISHBONE va boshqalar kabi maxsus yoki standartlashtirilgan tarmoqlarni chipda qurish uchun mo'ljallangan.
Dastlabki tarmoq arxitekturasi matritsa ko'rinishiga ega (8-fig). Tarmoqning har bir tuguni L yadrosidan iborat ma'lum bir kutubxonadan IP yadrodir. Anjirda. 8, K nomlanishi tarkibiy resurslarni boshqarish vositalariga to'g'ri keladi.
ariq. 8. Matritsa tarmog'i arxitekturasi
Manba maʼlumotlari:
- 1 sharti ostida matritsa arxitekturasining (X, Y) o'lchami ? L XCHAY;
S parallel bir vazifali graflar to'plami sifatida aniqlangan, umumiy soni m vertika va n chetlari bo'lgan ko'p vazifali grafikdir. Har bir verteks V i berilgan funksiyalar to'plamidan f_i funksiyani bajarib
F = {f i : 0 i < m}.
Har bir cheti Ei ma'lumotlar chuqurligi wj (0 j < n), ya'ni bu cheti bilan bog'langan ikki vertika orasida uzatilganda so'zlarning o'lchami;
- parallel bitta vazifali grafiklarning S ga nisbatan vaqt cheklovlari: D₀,...,D _(s-1).
Kutubxonadan har bir tipdagi IP-yadroning F funksiyalarining bajarilish vaqtlari ma'lum qiymatlarga o'rnatiladi. Agar IP core j funksiyani bajara olmasa f_i, u holda uning bajarilish vaqti cheksizlikka o'rnatiladi. Har bir IP core k (0 k < L) kirish ma'lumotlarining I, k va chiqish ma'lumotlariga teng berilgan o'lchamiga ega - O _k.
Hal qilinadigan muammoning o'ziga xosligi tufayli algoritmning ob'ektiv funktsiyasi ba'zi o'ziga xos xususiyatlarga ega, chunki har bir bitta vazifali grafik uchun vaqt talablarini hisobga olgan yagona ob'ektiv funktsiyani aniqlash qiyin.
Ob'ektiv funksiya barcha yakka vazifali grafiklarning hisob-kitoblarini o'z ichiga olishi kerak va shuning uchun quyidagi ko'rinishda ko'rsatilishi mumkin:
TF = max {T₀/D₀, ..., T_s-1/D_s-1},
bu yerda T i yagona vazifali grafik i kritik yo'lning vaqti hisoblanadi.
Bir vazifali grafning kritik yo'l vaqti kritik yo'l ga tegishli chet va vertikalardagi kechikishlar yig'indisi sifatida aniqlanadi. Vertikada kechikish funksiyalarning bajarilish vaqtiga teng F. Chetlarida kechikish - vertikalar orasidagi ma'lumotlarning o'tish vaqti.
TF ob'ektiv funksiyaning bu tasnifi bilan uni minimallashtirish va qiymati 1 dan oshmasligi kerak.
Optimallashtirish algoritmi genetik evolyutsiyaning simulyatsiyasiga asoslangan bo'lib, buning uchun xromosomalarni kodlash usuli va kerakli genetik operatorlar aniqlanadi.
Kodlash xromosomasi ko'p vazifali grafikning vertikalari bilan IP yadrolari turlari o'rtasidagi aniq ko'rinishi haqidagi ma'lumotlarni o'z ichiga oladi. NoC arxitekturasi matritsa turidan bo'lganligi sababli kodlash xromosomasi H har bir gen g ip yadrosining bir turi bo'lgan strelka bo'lishi mumkin va ularning ordinal raqami grafik matritsadagi pozitsiya hisoblanadi:
H = {g_i : 0 g_i L; i = 1... XHY}.
IP-bloklarning topologik xaritalari geometriyasini hisobga olgan holda tarmoq qoplamasi muammosining obyektiv funksiyasini hisoblash usulidan foydalanish taklif etiladi. Ushbu usul quyidagi qadamlardan iborat:
I. H xromosoma genlarining gen qiymatlariga asoslanib, ularga mos tiplarning IP yadrolari bir-biridan tegmasdan yetarli masofada bo'lishi uchun samolyotda tartiblanadi. IP yadrolarining samolyotdagi nisbiy joylashuvi genlarining ordinal sonlari bilan belgilanadi. Bloklarning markazlari grafning tugindilari joylashuviga to'g'ri keladi.
ariq. 9. Ob'ektiv funksiyani hisoblash uchun NoC eskizi
II. Bloklarni muhrlash, kristall planning pastki chap burchagidan boshlab:
a) grafning pastki chap verteksining bloki ixtiyoriy deb tayinlanadi;
b) ixtiyoriy blok ikkita qo'shni blok (pastki va chap) orasidagi bo'shliqlarsiz joylashtiriladi. Agar joriy blok "a" bandida belgilangan blok bo'lsa, u rejaning pastki chap burchagiga joylashtiriladi;
c) blok joriy sifatida belgilanadi, uning tuguni grafigi traversal tartibida keyingi bo'ladi. Grafik diagonallarni skanerlash printsipiga ko'ra o'tilgan. Agar bloklar joylashtirilmagan bo'lsa, unda "b" bandiga o'ting, aks holda "d" bandiga o'ting;
d) dastlab bloklarda o'zboshimchalik bilan joylashgan tarkibiy resurslarni boshqarish vositalarining sohalarini kuchaytirish (qarang: 8-rasm - hududlar K). Kristall plan markazi tomon qisqarish amalga oshiriladi.
e) K mintaqalar markazlarida tuzilgan uchburchak asosida tarmoq arxitekturasini qayta qurish (qarang: 9-rasm).
III. Ob'ektiv funksiyani hisoblash.
Loyihalashtirilgan tarmoq-on-chipdagi o'zaro bog'lanishlarning energiya samaradorligi o'zaro bog'lanish modellari asosida baholanadi. Anjirda. 10 tizim-on-a-chipda o'zaro bog'lanishlar modelini ko'rsatadi.
ariq. 10. Tarmoq-on-chip uzatish liniyasi modeli
Uzatish birligiga uzatish liniyasi yuklangan buxgalterlar to'plami kiradi. Uzatish liniyasi bir nechta qabul qiluvchi birliklar bilan bog'langan bo'lib, ularning har birida minimal inverterga ega kirish terminali mavjud.
Energiya samaradorligini baholashning integral mezoni:
C_mini - bu minimal invertörning kirish hajmi; C_mino — eng kam inverterning chiqish kapasitasi; c — zanjirdagi chiqish buferlari hajmini oshirishning progressiya koeffitsienti; m – zanjirdagi buferlar soni; RC_min - signalni uzatish vaqtini minimal inverter orqali; L_c – qabul qiluvchi blok tomonining o'rtacha uzunligi; L_sp – qabul qiluvchi bloklar orasidagi masofa; N – qabul qiluvchi bloklar soni; C_pin - chiqarish quvvati; C_int – uzatish liniyasining chiziqli imkoniyati; V_dd – ta'minot kuchlanishi.
Operatsiyalarni qisqartirishning ishlab chiqilgan usuli tahlili shuni ko'rsatdiki, tizim-on-chipning energiya samaradorligini oshirish intra-chip tarmog'ining topologik arxitekturasini optimallashtirish orqali amalga oshirilmoqda.
Taklif etilayotgan tranzaktsiya optimallashtirish usulining samaradorligi grafda vazifalarni taqsimlashning mavjud usullari bilan solishtirma tahlil bilan isbotlanadi. Bunda blok topologiyasining haqiqiy hajmi va yo'nalishi o'zaro bog'lanishlarning energiya samaradorligi modellari bilan birgalikda hisobga olina olmaydi. Energiya sarfining o'rtacha kamayishi 20% ga yetadi.
Ishlab chiqilgan tahliliy modellarning ishonchliligi SPICE 5-darajali modellardagi mos yozuvlar bilan taqqoslaganda tekshirildi. Izlanmagan aloqalarning baholanishidagi farq 50% ga etadi.