Логический элемент

2.29. Тенденции развития микропроцессорная техника. Структура и режимы функционирования современных микропроцессоров

2.29. ТЕНДЕНЦІЇ РОЗВИТКУ МІКРОПРОЦЕСОРНОЇ ТЕХНІКИ. СТРУКТУРА ТА РЕЖИМИ ФУНКЦІОНУВАННЯ СУЧАСНИХ МІКРОПРОЦЕСОРІВ.

Год	Процессор	Частота	Разрядность	Технология	Память	Нововведения и особенности
1971	Intel 4004		4 бит
1974	Intel 8080	2 MHz	8 бит	6 µ	64 Kb
1978	Intel 8086	8 MHz	16 бит	3 µ	1 Mb	Сегментация памяти. Положил основу семейству x86
1982	Intel 80286	12.5 MHz	16 бит		16 Mb	Реализован защищенный режим
1985	Intel 80386	20-40 MHz	32 бит	1.5 µ	4 Gb	Введена страничная организация памяти
1989	Intel 80486	50-100 MHz		1 µ	4 Gb	Появляется FPU. Встроенная кэш-память.
1993	Pentium	100-200 MHz	32 бит		4 Gb	Суперскалярная архитектура. Блок BTB (буфер адресов ветвления). Разделенный кэш (команд и данных).
1997	Pentium MMX	133-233 MHz	32 бит		4 Gb	57 новых команд MMX (Multimedia Extensions). 8 регистров MMX0-MMX7. Конвейер – 6 стадий.
1995	Pentium Pro	FSB=66MHz	32 бит		4 Gb	Первый процессор семейства P6. Появляется кэш L2 в ядре процессора. Серверный процессор.
1997	Pentium 2	FSB=100 MHz	32 бит	0.25 µ	64 Gb	L2 вынесен из ядра процессора. Первый массовый процессор семейства P6.
1998	Celeron	FSB=66MHz	32 бит	0.25 µ	64 Gb	L2 снова внесен в корпус процессора
1999	Pentium 3 Katmai	FSB=100 MHz	32 бит		64 Gb	70 команд SSE (мультимедийные команды с плавающей запятой). Также есть MMX и 3DNow!
2000	Pentium 3 Coppermine	FSB=133 MHz	32 бит	0.18 µ	64 Gb
2001	Pentium 3 Tualatin	FSB=133 MHz	32 бит	0.13 µ	64 Gb
2000	Pentium 4 Willamette	FSB=400 MHz(4x100)	32 бит	0.18 µ	64 Gb	Конвейер – 20 стадий. Вместо L1 появляется Trace Cache – кэш трассировки. АЛУ работает с двойной частотой. Добавлены 144 команды SSE2.
2002	Pentium 4 Northwood	FSB=400 MHz(4x100)	32 бит	0.13 µ	64 Gb	Позже появляется FSB=533 MHz. 2003 г. FSB=800 MHz. Самое главное – технология Hyper Threading (два логических процессора в одном физическом ядре).
2002	Pentium 4M	FSB=400 MHz(4x100)	32 бит	0.13 µ	64 Gb	Мобильная версия Pentium 4.
2003	Pentium M Banias	FSB=800 Mhz	32 бит	0.13 µ	64 Gb	Технология Centrino для мобильных устройств. L2 = 1Mb.

Основные тенденции на ближайший год: переход на 64-битную платформу, выпуск двухядерного процессора, переход на технологию 0.06 µ, частота FSB=1033MHz.
Режимы работы современных микропроцессоров:
1. Реальный режим (Real Mode) – полностью совместим с 8086. В этом режиме возможна адресация до 1 Мб физической памяти.
2. Защищенный режим (Protected Mode). В этом режиме процессор позволяет адресовать до 4 Гб физической памяти, через которые при использовании механизма страничной адресации (которая доступна только в защищенном режиме) могут отображаться до 64 Тбайт виртуальной памяти каждой задачи. В защищенном режиме процессор может выполнять дополнительные инструкции, недоступные в реальном режиме. Существует аппаратная поддержка многозадачной работы МП. Есть аппаратная защита памяти.
3. Режим виртуального процессора 8086 (Virtual 8086 Mode). В таком режиме на одном процессоре может параллельно исполняться несколько задач с изолированными друг от друга ресурсами. При этом использование физического адресного пространства памяти управляется механизмами сегментации и трансляции страниц.
4. «Неофициальный» режим Big Real Mode (или Unreal Mode). Позволяет адресоваться ко всему 4-Гбайтному пространству памяти. В этом режиме инструкции исполняются так же, как и в реальном режиме, но с помощью дополнительных сегментных регистров FS и GS программы получают непосредственный доступ к данным во всей физической памяти.
5. Режим системного управления (SMM – System Management Mode). Используется в служебных и отладочных целях.
Структура микропроцессора на примере Intel 80486:
- шинный интерфейс (БШ);
- внутренняя кэш-память (кэш);
- блок опережающей выборки команд (БПВ);
- двухступенчатый дешифратор команд (БДШ);
- блок управления (БУ);
- целочисленное устройство (БИ);
- арифметический сопроцессор (БСопр.);
- блок сегментации (БСег.);
- блок страничного управления (БСтр.).

2.30. НА БАЗІ ІСНУЮЧИХ ТЕХНІЧНИХ РІШЕНЬ ПРОВЕСТИ РОЗРОБКУ СТРУКТУРНОЇ СХЕМИ МІКРОПРОЦЕСОРА.

2.30. НА БАЗІ ІСНУЮЧИХ ТЕХНІЧНИХ РІШЕНЬ ПРОВЕСТИ РОЗРОБКУ СТРУКТУРНОЇ СХЕМИ МІКРОПРОЦЕСОРА.
На рис. 1.2 показана структура мікропроцесорів сімейства P6, яка має дві

основні відмітні особливості: мікро-архітектуру динамічного виконання команд, яка є ядром МП, і архітектуру подвійної шини, яка дозволяє підключити до ядра МП як системну шину, так і кеш-пам'ять другого рівня L2. Конструктивно ця кеш-пам'ять може розташовуватися на платі (картриджі) разом з МП у виді мікросхеми чи кількох мікросхем, або знаходитися в одному корпусі з МП. Кеш-пам'ять L2, на відміну від кеш-пам'яті 1-го рівня, є об'єднаною, тобто містить як команди, так і дані. Обмін даними між мікропроцесором та кеш-пам'яттю 2-го рівня здійснюється для МП Pentіum ІІІ (Copermіne) по 288-розрядній шині, 32 байта якої є даними (рядок кеша), і 32 розряди є кодами виявлення і виправлянь помилок. Для інших МП сімейства P6 ця шина складає 64 розряду.
Мікро-архітектура динамічного виконання команд має три основних вузли (рис. 1.2):
– пристрій вибірки та дешифрування (Fetch/Decode Unіt);
– пристрій диспетчеризації та виконання (Dіspatch/ExecuteUnіt);
– пристрій вивантаження (Retіre Unіt).
Пристрій вибірки та дешифрування здійснює вибірку команд з кеш-пам'яті команд і їх дешифрування, тобто перетворення команд формату x86 в мікрооперації, у тому порядку, в якому команди розташовані в програмі, і тому є упорядкованим пристроєм.
Пристрій диспетчеризації та виконання здійснює розподіл мікрооперацій по виконавчим пристроям та їх виконання в міру готовності даних цих мікрооперацій і наявності вільних ВП, тобто неупорядковано.
Пристрій вивантаження здійснює віддалення команд з конвеєра після їх виконання у вихідному порядку, тобто упорядковано.

2.31. Сегментация памяти в защищенном режиме. Разработка дескрипторов сегментов формирование линейной адреса при обращении к памяти

2.31. СЕГМЕНТАЦІЯ ПАМ’ЯТІ В ЗАХИЩЕНОМУ РЕЖИМІ. РОЗРОБКА ДЕСКРИПТОРІВ СЕГМЕНТІВ. ФОРМУВАННЯ ЛІНІЙНОЇ АДРЕСИ ПРИ ЗВЕРТАННІ ДО ПАМ’ЯТІ.