Quyidagi kontaktlarning zanglashiga olib, vhdl va Verilog yordamida bir XIL to'liq terib devorini taqqoslaydi

TINA, Verilog modellarini va boshqa raqamli komponentlarni synthesizable VHDL kodini va Xilinx ning Webpack dasturidan foydalanib, loyihani amalga oshirishni ta'riflaydigan bit oqim faylini yaratishingiz va Xilinx FPGA chiplariga o'rnatishingiz mumkin.

TINA, shuningdek, kuchli raqamli Verilog simulyatsiya vositasini ham o'z ichiga oladi. Verilogning VHDL bilan solishtiradigan afzalligi o'rganish va tushunishni osonlashtiradi, ammo VHDL da ko'proq xususiyatlar mavjud.

Quyidagi kontaktlarning zanglashiga olib, VHDL va Verilog yordamida bir xil to'liq terib devorini taqqoslaydi.

Sxematik qism bir xil, faqat makrolarda kodlar farq qiladi.

Siz VHDL yoki Verilog makroslarini ikki marta bosishingiz mumkin va kerakli ma'lumotlarni ko'rish va kodni tahrir qilish uchun Ibratli kiriting:

Asosiy qismlar juda o'xshash:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Raqamli Vaqt Analizini tahlil menyusidan boshqaring. Quyidagi diagramma paydo bo'ladi:



Ikkala modeldan olingan chiqish signallari aynan bir xil ekanligini ko'rishingiz mumkin.