2-ma’ruza. Raqamli sxemotexnikaga oid asboblar va standartlar. Reja

Sodda sxemalarni loyihalash uchun yagona HDL standart (masalan IEEE 
1364/ Verilog, IEEE 1076/ VHDL)ni qo‘llash.
O’tgan asrning 70-yillari boshida raqamli qurilmalar va axborotlarni qayta 
ishlovchi diskret tizimlar algoritmlari uchun sxemalar hujjatlari uchun snandartlar 
ishlab chiqish muammosi paydo bo’ldi. Bularga — «MODIS», «MODIS-В87» 
«AVTOKAD-М», MPL, ООS-2, «Foros», «Аlgoritm», «Puls», «Simpatiya» va 
boshqalar. Chet el standartlari — CDL, DDL, ISPS, CONLAN, HILO va boshqalar. 
Bugungi kunda apparaturani tavsiflash uchun ikkita mashxur tillar mavjud: — 
VHDL va Verilog-HDL. 
VHDL tili (Very high speed integrated circuit Hardware Description 
Language — o’ta yuqori tezlikka ega katta integral sxemalarni tavsiflash tili) 1980 
yillarda AQSH qurolli kuchlari vazirligi tomonidan xalqaro guruh tomonidan turli 
loyihalovchi guruhlar tomonidan bir xilda tushunishni ta’minlash maqsadida ishlab 
chiqilgan. 1987 yilda VHDL tili spetsifikatsiyasi ANSI/IEEE STD 1076-1987 
standarti sifatida qabul qilingan. Bu tilning qulayligi va nisbatan universalligi 
tizimlarni modellash dastrularini ushbu tilning terminlari asosida tuzilishiga va 
ommalashishiga olib keldi. 
1990 yillarning boshida VHDL ni turli sinfga oid bo’lgan sohalarga tadbiq 
qilish uchun kompilyatorlari ishlab chiqildi. BU esa raqamli sxemotexnikada 
kengaytirilgan ANSI/IEEE STD 1076-1993 standartning ishlab chiqilishiga olib 
keldi. 1999 yilda standartning ANSI/IEEE STD 1076-1999 oxirgi versiyasi 
tasdiqlandi va bu standart VHDL-AMS (AMS — Analog and Mixed-Signal 
Extensions) deb ataladi.
Standartni takomillashtirish borasida VASG (VHDL Analysis and 
Standardization Group) huruhi, VHDL ichki shakllarini EHMda standartlashtirish 
uchun VIFASG (VHDL Intermediate Form Analysis and Standardization Group) 
guruhi, VHDL modellarni testlash topshiriqlari shakllari bilan WAVES (Waveform 
and Vector Exchange to Support Design and Test Verification) guruhi, 
komponentlar kechikish parametrlarini bilan VITAL(VHDL Initiative Towards 
Application-Specific Integrated Circuit Libraries) guruhi shug’ullanadi. 
Verilog tili ( Verilog Hardware Description Language) 1985 yilda Gateway 
Design Automation firmasi tomonidan ichkarida foylalanishga mo’ljallangan 
modellash tili sifatida ishlab chiqilgan. Keyinroq 1989 yilda bu firma Verilogni 

---

ommaviy foydalanish uchun ochib bergan Cadence firmasi tomonigan sotib olinadi 
va IEEE 1364-1995 shaklda standartlanadi. Bugungi kunda IEEE 1364-2001 
standart qabul qilingan.