Amaliy ish №6 alt asosidagi vlsi yordamida Verilog hdl tilini qo’lab matematik hisob-kitoblarning apparat tezlatkichlarini ishlab chiqish. Ishning maqsadi

Amaliy ish № 6
ALT asosidagi VLSI yordamida Verilog HDL tilini qo’lab matematik hisob-kitoblarning apparat tezlatkichlarini ishlab chiqish.
Ishning maqsadi: Verilog HDL apparat tavsifi tilidan foydalangan holda matematik hisoblar uchun apparat tezlatgichlarini ishlab chiqish.
6.1. Kirish
Amaliy ish registrlar o’rtasida uzatish (RTL) darajasidagi matematik operatsiyalar tezlatgichlari uchun raqamli sxemalarni ishlab chiqishga bag'ishlangan.
Qo’llanmada arifmetik operatsiyaning berilgan versiyasini bajarish uchun murakkab ish mantig'iga ega raqamli blokni ishlab chiqish taklif etiladi. Ishlab chiqish kiritish va chiqish ma'lumotlari formatiga, shuningdek, qo'shish va ko'paytirishning asosiy arifmetik bloklaridan foydalanish bo'yicha belgilangan cheklovlarni hisobga olgan holda amalga oshirilishi kerak.
Ishlab chiqilayotgan blokning ish algoritmini amalga oshirish jarayonida chekli holat mashinalarining raqamli sxemalarini loyihalash ko'nikmalari shakllantiriladi. Cheklangan holat mashinalari blokni boshqarish mantiqini amalga oshirish va hisoblash jarayonining bosqichlarini sinxronlashtirish uchun ishlatiladi.
6.2.Nazariy qism
6.2.1 Cheklangan holat avtomatlarining raqamli
sxemalarini ishlab chiqish nazariyasi.
Raqamli sxematexnikada cheklangan avtomatlar funktsional bloklarni boshqarish mantiqini amalga oshirish uchun ishlatiladi. Cheklangan avtomatlar yordamida funksional blokning ishlash algoritmi boshqaruv algoritmidagi holatlar va holatlar orasidagi o'tish shartlarini aniqlash orqali o'rnatiladi. Avtomatlar raqamli apparat bloklari ko'rinishida amalga oshiriladi va sxemaning funktsional birliklarining bir qismi sifatida boshqaruv moslamasining funktsiyalarini bajaradi.
Cheklangan holat avtomatlarining ko'p turlari mavjud. Amalda, boshqaruv bloklarining funksionalligini amalga oshirish uchun ko'pincha Mur mashinasi yoki Mili mashinasi ishlatiladi. Mur avtomatining umumlashtirilgan blok sxemasi 6.1-rasmda keltirilgan.
6.11-rasm Mur avtomatining umumlashtirilgan diagrammasi.
Diagrammadan ko'rinib turibdiki, avtomatning chiqish qiymati faqat avtomatning joriy holatiga bog'liq va kirish qiymatlariga bevosita bog'liq emas. Mashinaning ishi clk soat signali bilan sinxronlashtiriladi. Clk ning har bir takt siklida holat registriga state_next ning yangi holati yoziladi. "Keyingi holatni yaratish mantiqi" va "chiqish qiymatini yaratish mantiqi" kombinatsiyalangan sxemalardir, ya'ni ularda xotira yo'q - kirish signallari o'zgargan onda ularning ham chiqishi o'zgaradi.
Mur avtomatining o'tish grafiga misol 6.2-rasmda ko'rsatilgan.

6.2.Rasm Mur avtomatining o'tish grafiga misol
Grafda doiralar holatlarni, yoylar esa o'tishlarni bildiradi. O'tish, agar avtomatning kirish qiymati yoy ustida ko'rsatilgan qiymatga teng bo'lsa, amalga oshiriladi. Taqdim etilgan misolda, har bir ish siklida avtomatning kiritilishi {𝑥0, 𝑥1, 𝑥2, 𝑥3} toʻplamdan bitta qiymat olishi mumkin. Dastlabki holat S0 bo’lib, avtomat unga reset - rst signalining faol qiymati bilan har qanday holatdan kiradi va chiqishda 𝑦0 qiymatini hosil qiladi.
Mur avtomatining o'tish jadvaliga misol 6.1-jadvalda ko'rsatilgan.

Jadvalning birinchi qatorida mashinaning kirish qiymatlari, shu jumladan mashinaga birinchi qayta o'rnatish rst signali yuborilgan vaziyat va birinchi ustunda mumkin bo'lgan holatlar ko'rsatilgan. Keyingi holatning qiymatlari va mashinaning chiqishi jadvalning kataklarida ko'rsatilgan, agar bu holatda mos keladigan qiymat mashinaning kirishiga tasir qilgan bo'lsa. Masalan, agar avtomat 𝑆0 holatda bo'lsa va unga kirish sifatida 𝑥0 tasir qilgan bo’lsa, unda u 𝑆1 holatiga o'tadi va chiqishda 𝑦1 qiymatini hosil qiladi. Bu jadvalda ustun 𝑥0 va S0 satr kesishmasida 𝑆1/𝑦1 katak sifatida ko'rsatilgan.
Yoqoridagi Mur avtomatiga misol Verilog HDL ilovasi 6.1 listingda ko'rsatilgan. Listingda 6.1-rasmda ko'rsatilgan strukturaviy qismlar aniq ta'kidlangan. Amalda, bir xil protsessual bloklar doirasida turli strukturaviy qismlarni birlashtirish mumkin.
Listing 6.1 - Verilog HDL-da Mur avtomatining tavsifi