Amaliy ish №6 alt asosidagi vlsi yordamida Verilog hdl tilini qo’lab matematik hisob-kitoblarning apparat tezlatkichlarini ishlab chiqish. Ishning maqsadi

6.3. Ishni bajarish tartibi
1. Verilog HDL da funktsiya qiymatini tayinlash variantiga muvofiq berilgan cheklovlarga muvofiq hisoblaydigan sxemani loyihalash va tavsiflash.
2. Funksiyaning haqiqiy qiymatlari diapazonini aniqlang.
3. Loyihalashtirilgan sxema uchun sinov muhitini ishlab chiqish. Sinov muhiti kontaktlarning zanglashiga olib ishlashini kamida 10 ta turli sinov vektorlarida tekshirishi kerak.
4. Sxemaning simulyatsiyasini o'tkazing va natijani hisoblash vaqtini aniqlang. Sxema 100 MHz chastotali signaldan belgilanishi kerak.
5. Ish natijalari bo'yicha hisobot tuzing.

Yolg‘on

Yolg‘on

Rost

Rost

6.11.Rasm Kub ildizini hisoblash algoritmining diagrammasi.
6.4. Hisobotga qo’yilgan talablari
Hisobot ilovada keltirilgan talablarga muvofiq tayyorlanishi kerak.
Hisobot quyidagilarni o'z ichiga olishi kerak:
1. Sarlavha sahifasi.
2. Ishning maqsadi.
3. Variantga muvofiq vazifa.
4. Berilgan variant funktsiyani asosiy operatsion elementlar bo'yicha hisoblash uchun ishlab chiqilgan blokning sxemasi (ya'ni multipleksorlar / demultipleksatorlar, enkoderlar / dekoderlar, komparatorlar, registrlar, hisoblagichlar va boshqalar yordamida) yarating.
5. Ishlab chiqilgan blok ishining tavsifi, kiritilgan ma'lumotlarni kiritishdan boshlab va natijani olish bilan yakunlanadi.
6. Ishlab chiqilgan blok uchun ruxsat etilgan qiymatlar chegaralarni aniqlang.
7. Ishlab chiqilgan blokni sinovdan o'tkazish natijasi (vaqt diagrammalari) keltiring.
8. Hisoblash vaqti natijasini 100 MHz taktli chastotada.
9. Ish yuzasidan xulosalar.
6.5. Topshiriq variantlari

6.6. Topshiriqlar bo'yicha sharhlar
Kirish sifatida 8 xonali ishorasiz butun sonlardan foydalanish kerak. Chiqish qiymatining bit xonaligi funktsiyaning ruxsat etilgan qiymatlari oralig'iga mos ravishda tanlanadi. Hisob-kitoblar natijasi blokning chiqish qiymatini ifodalash formati chegaralaridan tashqariga chiqmasligi kerak.
Amaldagi yig'ish va ko'paytirish bloklari soniga cheklovlar qo'yiladi. Ishlab chiqilgan sxemada "ustunda" ketma-ket ko'paytirish algoritmini amalga oshiradigan ko'paytirish blokidan foydalanish kerak (yuqoriga qarang).
Qo’shgich Verilog-da o'rnatilgan "+" qo’shgich operatori yordamida amalga oshiriladi. Siljitishlar(shifts) o'rnatilgan "<<" va ">>" siljitish operatorlari yordamida amalga oshiriladi.
Nazariya bo'limida keltirilgan algoritmlar kvadrat va kub ildizlarini hisoblash uchun ishlatilishi mumkin.
Vazifalarni bajarishda ishorasiz butun son arifmetikasidan foydalanish kerak.