Bajardi: Otaqulov Sherzod

Dizayn
VHDL odatda mantiqiy sxemani tavsiflovchi matn modellarini yozish uchun ishlatiladi. Bunday model, agar u mantiqiy dizaynning bir qismi bo'lsa, sintez dasturi tomonidan qayta ishlanadi. Simulyatsiya dasturi mantiqiy dizaynni simulyatsiya modellari yordamida dizayn bilan bog'langan mantiqiy sxemalarni ko'rsatish uchun sinab ko'rish uchun ishlatiladi. Ushbu simulyatsiya modellari to'plami odatda testbench deb ataladi .
VHDL simulyatori odatda hodisalarga asoslangan simulyatordir . Bu shuni anglatadiki, har bir tranzaksiya ma'lum bir rejalashtirilgan vaqt uchun voqea navbatiga qo'shiladi. Masalan, agar signal tayinlanishi 1 nanosekunddan keyin sodir bo'lishi kerak bo'lsa, voqea +1ns vaqt uchun navbatga qo'shiladi. Nolinchi kechikish ham ruxsat etiladi, lekin baribir rejalashtirish kerak: bu holatlar uchun cheksiz kichik vaqt qadamini ifodalovchi delta kechikish ishlatiladi. Simulyatsiya ikkita rejim o'rtasida o'zgaradi: ishga tushirilgan bayonotlar baholanadigan bayonotning bajarilishi va navbatdagi voqealar qayta ishlanadigan hodisalarni qayta ishlash.
VHDL apparat konstruksiyalariga xos bo‘lgan parallelizmni boshqarish uchun konstruksiyalarga ega , ammo bu konstruksiyalar ( jarayonlar ) sintaksis jihatidan Ada ( vazifalar ) dagi parallel konstruksiyalardan farq qiladi . Ada singari, VHDL ham qattiq terilgan va katta- kichik harflarga sezgir emas . Uskunada keng tarqalgan operatsiyalarni to'g'ridan-to'g'ri ifodalash uchun VHDL-ning Ada-da topilmaydigan ko'plab xususiyatlari mavjud, masalan, nand va nor kabi kengaytirilgan mantiqiy operatorlar to'plami .
VHDL faylni kiritish va chiqarish imkoniyatlariga ega va matnni qayta ishlash uchun umumiy maqsadli til sifatida ishlatilishi mumkin, ammo fayllar ko'proq stimul yoki tekshirish ma'lumotlari uchun simulyatsiya test stolida qo'llaniladi. Bajariladigan ikkilik fayllarni yaratadigan ba'zi VHDL kompilyatorlari mavjud. Bunday holda, rag'batlantirishni aniqlash, foydalanuvchi bilan muloqot qilish va natijalarni kutilgan natijalar bilan solishtirish uchun asosiy kompyuterdagi fayllardan foydalangan holda dizaynning funksionalligini tekshirish uchun test stolini yozish uchun VHDL-dan foydalanish mumkin. Biroq, ko'pchilik dizaynerlar bu ishni simulyatorga qoldiradilar.
Tajribasiz ishlab chiquvchi uchun muvaffaqiyatli simulyatsiya qiluvchi, lekin haqiqiy qurilmaga sintez qilib bo'lmaydigan yoki amaliy bo'lish uchun juda katta bo'lgan kodni ishlab chiqarish nisbatan oson. Muayyan muammo - bu saqlash elementlari sifatida D tipidagi flip-floplar o'rniga shaffof mandallarning tasodifiy ishlab chiqarilishi. 
Istalgan sxemaning RTL sxemasini yaratish uchun VHDL IDE-da (Xilinx ISE, Altera Quartus, Synopsys Synplify yoki Mentor Graphics HDL Designer kabi FPGA-ni amalga oshirish uchun) uskunani loyihalash mumkin . Shundan so'ng, yaratilgan sxema tegishli test dastgohini yaratgandan so'ng, kontaktlarning zanglashiga olib kirish va chiqishlarining to'lqin shakllarini ko'rsatadigan simulyatsiya dasturi yordamida tekshirilishi mumkin. Muayyan sxema yoki VHDL kodi uchun mos test stolini yaratish uchun kirishlarni to'g'ri aniqlash kerak. Masalan, soatni kiritish uchun sikl jarayoni yoki iterativ bayonot talab qilinadi. 
Yakuniy nuqta shundaki, VHDL modeli CPLD yoki FPGA kabi dasturlashtiriladigan mantiqiy qurilmaga o'rnatilgan "darvozalar va simlar" ga tarjima qilinganida, VHDL kodi "bajarilmaydi" emas, balki haqiqiy apparat konfiguratsiya qilinadi. " go'yo protsessor chipining qandaydir ko'rinishida.