Bajardi: Otaqulov Sherzod


Download 498.97 Kb.
bet3/4
Sana13.04.2023
Hajmi498.97 Kb.
#1350843
1   2   3   4
Bog'liq
2 5307621319112660612

Afzalliklar
Tizimlarni loyihalashda foydalanilganda VHDL ning asosiy afzalligi shundaki, u sintez vositalari dizaynni haqiqiy uskunaga (darvozalar va simlar) aylantirishdan oldin kerakli tizimning harakatini tavsiflash (modellash) va tekshirish (taqlid qilish) imkonini beradi.
Yana bir afzalligi shundaki, VHDL bir vaqtning o'zida tizimni tavsiflash imkonini beradi . VHDL - bu ma'lumotlar oqimi tili bo'lib, unda har bir bayonot bir vaqtning o'zida bajarilishi uchun ko'rib chiqiladi, BASIC, C va assembly kodi kabi protsessual hisoblash tillaridan farqli o'laroq, bayonotlar ketma-ketligi bir vaqtning o'zida bitta ko'rsatma bilan bajariladi.
VHDL loyihasi ko'p maqsadli hisoblanadi. Bir marta yaratilgan hisob-kitob bloki boshqa ko'plab loyihalarda ishlatilishi mumkin. Shu bilan birga, blokning ko'pgina formatsion va funktsional parametrlarini sozlash mumkin (sig'im parametrlari, xotira hajmi, element bazasi, blok tarkibi va o'zaro bog'liqlik tuzilishi).
VHDL loyihasi portativ hisoblanadi. Bitta element bazasi uchun yaratilgan hisoblash qurilmasi loyihasi boshqa elementlar bazasiga, masalan , turli texnologiyalar bilan VLSIga ko'chirilishi mumkin.
VHDL ning original Verilogga nisbatan katta afzalligi shundaki, VHDL to'liq turdagi tizimga ega . Dizaynerlar ko'proq tuzilgan kodni yozish uchun tip tizimidan foydalanishlari mumkin (ayniqsa, yozuv turlarini e'lon qilish orqali).
Sintezlanadigan konstruksiyalar va VHDL shablonlari
VHDL tez-tez ikki xil maqsadda qo'llaniladi: elektron dizaynlarni simulyatsiya qilish va bunday dizaynlarni sintez qilish. Sintez - bu VHDL kompilyatsiya qilingan va FPGA yoki ASIC kabi amalga oshirish texnologiyasiga kiritilgan jarayon.
VHDL dagi barcha konstruksiyalar sintez uchun mos emas. Misol uchun, vaqt bilan aniq shug'ullanadigan ko'pgina konstruktsiyalar, masalan, wait for 10 ns;simulyatsiya uchun haqiqiy bo'lishiga qaramay, sintez qilinmaydi. Turli xil sintez vositalari turli xil imkoniyatlarga ega bo'lsa-da, VHDL ning umumiy sintezlanadigan kichik to'plami mavjud bo'lib, u qanday til konstruktsiyalari va idiomalar ko'plab sintez vositalari uchun umumiy apparatga mos kelishini belgilaydi. IEEE 1076.6 rasmiy sintez quyi to'plami deb hisoblanadigan tilning pastki to'plamini belgilaydi. Sintez uchun juda idiomatik kod yozish odatda "eng yaxshi amaliyot" hisoblanadi, chunki natijalar nostandart konstruksiyalar uchun noto'g'ri yoki suboptimal bo'lishi mumkin.

Download 498.97 Kb.

Do'stlaringiz bilan baham:
1   2   3   4




Ma'lumotlar bazasi mualliflik huquqi bilan himoyalangan ©fayllar.org 2024
ma'muriyatiga murojaat qiling