11. Цифровые устройства комбинационного типа 11. Преобразователи кодов

11.3. Сумматоры и цифровые компараторы



Двоичный сумматор (SM) (рис. 11.12, а) служит для формирования арифметической суммы n-разрядных двоичных чисел А и В (рис. 11.12, б). Результатом сложения (при n = 4) является четырехразрядная сумма S и выход переноса Р, который можно рассматривать как пятый разряд суммы.

Полусумматор (HS) служит для сложения битов младших разрядов двух двоичных чисел (его можно реализовать на ЛЭ по таблице истинности, представленной на рис. 11.13).
Полный одноразрядный сумматор суммирует биты соответствующих разрядов двух двоичных чисел и вырабатывает перенос в следую-щий разряд.
Полный одноразрядный сумматор можно построить из двух полусумматоров HS и логического элемента ИЛИ (рис. 11.14).

В корпусе микросхемы К555ИМ6 четыре полных одноразрядных сумматора объединены в схему четырехразрядного сумматора (рис. 11.15). Сигнал переноса последовательно передается с выхода предыдущего разряда сумматора на вход переноса следующего разряда. В дальнейшем будем использовать более простое и наглядное условное графическое обозначение сумматора, приведенное справа. В дополнительных полях микросхемы показаны весовые коэффициенты разрядов входа и выхода сумматора.
Время выполнения операции в сумматоре на рис. 11.15 намного больше времени сложения в одноразрядном сумматоре, так как в каждый следующий разряд единица переноса попадает, проходя все более длинную цепочку логических элементов. Чтобы уменьшить время выполнения операции сложения многоразрядных чисел, используют схемы параллельного переноса. При этом сигналы переноса во всех разрядах одновременно вычисляются по значениям входных переменных в данном разряде.
Для сигнала переноса из любого k-го разряда справедливо соотношение (см. обозначения на рис. 11.14)


p_k = a_kb_k + (a_k  b_k)p_k-1, (11.2)

g_k с_k
где g_k - функция генерации переноса;
с_k - функция распространения переноса.
Пользуясь рекуррентным выражением (11.2), можно вывести следующие формулы для вычисления сигналов переноса в четырехразрядном сумматоре:


p₁ = g₁ + p₀c₁,
p₂ = g₂ + p₁c₂ = g₂ + c₂g₁ +p₀c₁c₂,
p₃ = g₃+ p₂c₃ = g₃ + c₃g₂ + c₂c₃g₁ + p₀c₁c₂c₃ ,
p₄ = g₄ + p₃c₄ = (g₄ + c₄g₃ + c₃c₄g₂ + c₂c₃c₄g₁) + p₀(c₁c₂c₃ c₄).


G C

Реализацию этих функций выполняет схема ускоренного переноса (см. блок-схему параллельного сумматора на рис. 11.16). Хотя полученные логические выражения достаточно сложны, время формирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется временем задержки распространения сигнала в двух элементах.
Для построения 16-разрядного сумматора используется эта же схема ускоренного переноса, на которую подаются сигналы G и С от каждого четырехразрядного сумматора.

Для сложения двух двоично-десятичных чисел можно использовать по одному четырехразрядному сумматору на каждую декаду. Однако после суммирования следует производить коррекцию. Если в какой-либо декаде происходит перенос или получается двоичное число, большее 9, необходимо добавлять к ней 6, чтобы компенсировать разницу в весах разрядов. Возникающая при этом единица переноса передается в следующую по старшинству декаду (рис. 11.17).
Вычитание двух чисел обычно сводится к операции сложения: